a to działa jakoś inaczej niż cache L1/L2 ??

"Zastosowanie tego chipa - wraz z redukcją rozmiaru komórek - jest pierwszym krokiem do całkowitego zmniejszenia procesorów". Hmm, całkowite zmniejszenie znaczy do zera? Czyli bedziemy płacić za coś czego nie ma?

podziekowania dla IBM, Motoroli i przyjaciol ! to bedzie pamiec L0 i jeszcze proces 22nm !!! dziekuje za uwage!

mozecie podac nazwy programow do projektowania mikroprocesorow ? czy to sie robi w HDL ?

Oceniłem nisko, bo artykuł kompletnie nie niesie żadnych informacji, jakby redaktor nie wiedział sam o co w tej rewolucji chodzi. A chodzi najzwyczajniej o to, że proces 22 nm pozwoli na upchnięcie w rdzeniu pamięci cache typu SRAM zamiast DRAM. Dotychczas (można się domyślać) barierą był właśnie rozmiar elementów dyskretnych, bo pojedyncza komórka DRAM to czasem zaledwie jeden tranzystor, a jednak komórka SRAM ma po kilka tranzystorów (6, 8, 10...). Fajnie by było, gdyby redaktorzy orientowali się choćby z grubsza w tematyce swoich przedruków/przekładów. Naprawdę, opis SRAM i DRAM wystarczający do wydedukowania sensu doniesienia można znaleźć w Wikipedii.

@pascaal: cache to zawsze była pamięć typu SRAM

Takie informacje powinien podawać ktoś kto się bardziej orientuje w technologii niż w marketingu. Nowością jest zaprojektowanie technologii produkcji komórki pamięci SRAM o rozmiarach stosownych do wymiaru technologicznego 22 nm. Komórka ma typowy sześcio-tranzystorowy schemat, a jej powierznia to 0.1 mikrometr kwadratowego.

No to możemy pogratulować IBM-owi. O ile pamiętam pamięci SRAM pojawiły się w rozwiązaniach Intel/AMD/Cyrix gdzieś w okolicy pierwszych Pentium z zegarem > 66MHz. Jeśli IBM po 15 latach skapował się, ze można równoważyć opóźnienia na drodze CPU<->DRAM to ja im wróżę świetlaną przyszłość :) A tak poważnie to Pan Redaktor powinien uważniej czytać to co "tworzy"

I jeszcze jedno: SRAM jest nie dość, że droższe (bo bardziej skomplikowane) niż DRAM, to o ile pamiętam, wymaga odświeżania w każdym cyklu. Gdzie tu oszczędność czegokolwiek? Jak już ktoś wcześniej pisał, sukcesem jest przejście na 22nm w czasie gdy intel ma 45nm, a AMD dopiero się przymierza do przejścia z całą produkcją na 45nm, a nie użycie pamięci typu SRAM, które są nieodzownym elementem CPU lub płyty od 15 lat (no chyba, że ktoś pamięta firmę NextGen lub Celerona 300MHz bez "A").

@Leon: SRAM właśnie nie wymaga odświeżania i m.in. dlatego jest tak szybki i również dlatego stosuje się go od dawna jako cache dla CPU, w których taktowanie magistrali jest wolniejsze niż CPU. DRAM musi mieć co jakiś czas na nowo wpisaną nową wartość do rejestru, aby była ona prawidłowo pamiętana, stąd literka D od Dynamic (S w SRAM jest od Static). DRAM jest tani w produkcji, a SRAM drogi (bo awaryjność produkcji jest spora), dlatego CPU z większym cachem kosztują sporo więcej.

potwierdzam słowa Mario. Co do @ SINa Zobaczcie jak ciężko przechodzi mu przez usta słowo AMD. Musiałby mu pogratulować ;)

@ Leon Radze czytac uwaznie, bo z tego co wiem Advanced Micro Devices to zdaje sie AMD ;P a ostatnia linijka artykulu mowi o partnerstwie AMD i IBM ... intela jakos nie widze nigdzie wspomnianego ;)

Każdy bit przechowywany jest w pamięci SRAM w układzie zbudowanym z czterech tranzystorów, które tworzą przerzutnik, oraz z dwóch tranzystorów sterujących. Taka struktura umożliwia znacznie szybsze odczytanie bitu niż w pamięci typu DRAM, oraz w przeciwieństwie do pamięci DRAM nie wymaga odświeżania.

i znowu ktoś przetłumaczył z angielskiego artykuł, którego nie zrozumiał. Przecież tu chodzi o zwykłu cache L1/L2, tylko wykonany w tak mikroskopijnych rozmiarach

SRAM - co to za gówniana nazwa?!